基于CPLD的扰码解扰器设计

论文编号:TX316论文字数:10579,页数:36

摘要

通信系统中，为保证定时信息的质量，防止长连0和连1对传输同步造成影响，需要对数据在发送端进行扰码，接收端进行解扰。

本论文介绍了数字通信中的扰码和解扰原理，利用CPLD芯片进行扰码器和解扰器设计。将通过MAX+plus II软件得到的仿真图形和用示波器对电路板调试所得到的波形进行比较，验证本设计的正确性。此本设计所研究的内容对通信原理实验的扩展非常有意义，具有较高的实用价值。

关键词: CPLD，MAX+plus II，VHDL，扰码，解扰

ABSTRACT

In the communications system,to guarantee the timing information’s quality, prevent the influence of the long company 0 and links 1 pair to the transmition of the synchronization, we need to add harassing code to the data in the transmitting and carrying on the solution to harassing code to the receiving .

The present paper is introducing the principle of harassing code and the solution in the digital communication, using the CPLD chip to harass the design to carry on the scrambler reconciliation. The simulation graph and the oscilloscope are obtained through the MAX+plus II software the profile which obtains to the circuit wafer debugging carries on the comparison, confirms this design the accuracy. This design has the high using value to study the content suits of the current science and technology the development.

Key word: CPLD， MAX+plus II，VHDL， Harasses the code， The solution harasses

目录

摘要I

ABSTRACTII

第1章 绪论1

1.1 背景1

1.2 研究内容1

第2章 扰码和解扰原理3

2.1 m序列原理3

2.2 m 序列性质4

2.3 扰码和解扰原理5

第3章 软件设计及仿真8

3.1 总体设计8

3.2 扰码器设计8

3.2.1 扰码器设计原理8

3.2.2 扰码程序实现9

3.3 解扰器设计11

3.3.1 解扰器设计原理11

3.3.2 解扰程序实现12

3.4 仿真及波形分析12

3.4.1 VHDL简介12

3.4.2 MAX+PLUS II14

3.4.3 仿真步骤15

3.4.4 仿真图16

第4章 硬件设计19

4.1 芯片介绍19

4.2 外围电路设计22

4.2.1 原理图分析22

4.2.2 Protel原理图绘制过程24

4.3 焊接与调试25

第5章 结论26

致谢27

主要参考文献28

附录 源代码29